Integration eines TensorFlow Modells auf einem FPGA

In den vergangenen Jahren wurden große Fortschritte im Bereich des Machine Learnings (ML), insbesondere bei Deep Neural Networks (DNNs), erzielt. Aufgrund dieser Entwicklung hat die Verwendung dieser Algorithmen in vielen verschiedenen Anwendungsfeldern zugenommen. Zum jetzigen Zeitpunkt werden diese ML-Programme meist auf großen Server- bzw. Computersystemen ausgeführt. Durch diesen Entwicklungsfokus ist die Integration in kleinere mobile Systeme meist nicht möglich. Würden die Algorithmen in Hardware-basierten Programmen auf einem ASIC oder FPGA ausgeführt, könnte nicht nur die Baugröße reduziert werden, es ist auch ein reduzierter Energieverbrauch und eine allgemein gesteigerte Effizienz zu erwarten.
Ein wichtiger Aspekt beim Aufbau von ML-Systemen ist die Verwendung eines leistungsstarken Frameworks, durch den sich der Entwicklungsfokus von Softwareentwicklung auf Datenanalyse verlagert. Ein vielfach verwendeter Open-Source Framework für Machine Learning Projekte ist TensorFlow von Google.
In dieser Bachelorarbeit wird die Machbarkeit eines neuen Lösungsvorschlags überprüft: Hierbei soll die Rechengeschwindigkeit eines vollvernetzten künstlichen neuronalen Netzwerkes für mobile Anwendungen mit einem MPSoC (Multi-Processor System-on-Chip) verbessert werden. Auf der ARM CPU des MPSoC wird die normale TensorFlow Bibliothek ausgeführt. Die aufwendigen Berechnungen des künstlichen neuronalen Netzwerkes werden dann jedoch mithilfe von spezifischen Schaltungen innerhalb der Programmable Logic des MPSoC (FPGA) durchgeführt. Die Überlegung hierbei ist, dass mit dieser Struktur die Einfachheit von TensorFlow, bei einer gleichzeitig höheren Rechengeschwindigkeit, erhalten bleibt.